Contenido - Cronograma

Algebra de Boole y Funciones Lógicas Semana 1: Introducción al Diseño Digital Semana 2 Sistemas de numeración posicionales Sistema Binario, Octal y Hexa Introducción al Algebra de Boole Compuertas Lógicas Semana 3: Funciones Booleanas Formas canónicas (POS y SOP) Simplificación de funciones lógicas Semana 4: Condiciones No importa Representación de números enteros con signo Números en Complemento a 2 Semana 5 Representación de números reales Número en punto fijo y Número en Coma Flotante Primer Parcial – 15 %

Circuitos Digitales Combinacionales Semana 6: Multiplexores Decodificadores Codificadores Diseño de Circuitos Combinacionales en Verilog Semana 7: Comparadores Suma binaria Sumadores Restadores Circuitos Digitales Secuenciales Semana 8: Latches y Flip-flops (Tipo D y T) *Registros y Contadores Semana 9: Divisores de Frecuencia, Detectores de Flanco Circuito Antirrebotes Semana 10: Registros de desplazamiento Segundo Parcial: Circuitos Combinacionales y Secuenciales – 25 %

Semana 11: Memorias Diseños inadecuados en Verilog Estructura básica de una FPGA Maquinas de estados Finitos (FSM) Semana 12: Maquinas de estados Finitos: Fundamentos Semana 13: Maquinas de estados Finitos: Aplicaciones Implementación de FSM en Verilog Semana 14: Parcial 3: Máquinas de Estado – 20 % Semana de parciales: Parcial 4*: Parcial Acumulativo (Diseño e implementación en Verilog) - 20% Para quedar exento de este parcial debe alguna de las siguientes condiciones: Pasar cada uno de los tres primeros parciales con una nota igual o superior a 3.2. Que el promedio ponderado de los tres primeros parciales sea mayor o igual a 3.5.