Laboratorio

Semana 1:

  • Diseño de compuertas lógicas con transistores BJT.

Semana 2:

  • Retardo de compuerta.*

Semana 3:

  • Introducción a Verilog.
  • Manejo de I-Verilog

Semana 4:

  • Software - Uso de Vivado
  • Archivo de Pines y Implementación en la FPGA

Semana 5:

  • Generador de paridad usando for-generate*

Semana 6:

  • Condiciones No importa en Verilog.
  • Casez, Casex

Semana 7:

  • Buffer tri-estado*

Semana 8:

  • Diseño jerárquico
  • Parameters en Verilog.
  • Sumador usado el for-generate*

Semana 9:

  • Pulse Width Modulation
    • Intensidad de led
    • RGB*

Semana 10:

  • Segundo Parcial: Diseño de circuitos combinacionales y Secuenciales.

Semana 11:

  • Visualizar números en 4 Displays

Semana 12:

  • Cronómetro cuatro displays*

Semana 13:

  • Implementación de FSM.*

Semana 14:

  • Proyecto del curso.*

Semana 15:

  • Proyecto del curso.*
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